PCB设计问答集（十）

 　91、PCB 中各层的含义是什么?

　　Mechanical 机械层：定义整个 PCB 板的外观，即整个 PCB 板的外形结构。Keepoutlayer 禁止布线层：定义在布电气特性的铜一侧的边界。也就是说先定义了禁止布线层后，在以后的布过程中，所布的具有电气特性的线不可以超出禁止布线层的边界。Topoverlay 顶层丝印层 & Bottomoverlay 底层丝印层：定义顶层和底的丝印字符，就是一般在 PCB 板上看到的元件编号和一些字符。 Toppaste 顶层焊盘层 &Bottompaste 底层焊盘层：指我们可以看到的露在外面的铜铂。Topsolder 顶层阻焊层 & Bottomsolder 底层阻焊层：与 toppaste 和 bottompaste 两层相反，是要盖绿油的层。Drillguide 过孔引导层： Drilldrawing 过孔钻孔层： Multiplayer 多层：指 PCB 板的所有层。

　　92、在高速 PCB 中，VIA 可以减少很大的回流路径，但有的又说情愿弯一下也不要打 VIA，应该如何取舍?

　　分析 RF 电路的回流路径，与高速数字电路中信号回流还不太一样。首先，二者有共同点，都是分布参数电路，都是应用 maxwell 方程计算电路的特性。 然而，射频电路是模拟电路，有电路中电压 V=V(t)，电流 I="I"(t)两个变量都需要进行控制，而数字电路只关注信号电压的变化 V=V(t)。因此，在 RF 布线中，除了考虑信号回流外，还需要考虑布线对电流的影响。即打弯布线和过孔对信号电流有没有影响。 此外，大多数 RF 板都是单面或双面 PCB，并没有完整的平面层，回流路径分布在信号周围各个地和电源上，仿真时需要使用 3D 场提取工具分析，这时候打弯布线和过孔的回流需要具体分析;高速数字电路分析一般只处理有完整平面层的多层 PCB，使用 2D 场提取分析，只考虑在相邻平面的信号回流，过孔只作为一个集总参数的 R-L-C 处理。

　　93、在设计 PCB 板时，有如下两个叠层方案： 叠层 1 》信号 》地 》信号 》电源+1.5V 》信号 》电源+2.5V 》信号 》电源+1.25V 》电源+1.2V 》信号 》电源+3.3V 》信号 》电源+1.8V 》信号 》地 》信号 叠层 2 》信号 》地 》信号 》电源+1.5V 》信号 》地 》信号 》电源+1.25V +1.8V 》电源+2.5V +1.2V 》信号 》地 》信号 》电源+3.3V 》信号 》地 》信号 哪一种叠层顺序比较优选?对于叠层 2，中间的两个分割电源层是否会对相邻的信号层产生影响?这两个信号层已经有地平面给信号作为回流路径。

　　应该说两种层叠各有好处。一种保证了平面层的完整，二种增加了地层数目，有效降低了电源平面的阻抗，对抑制系统 EMI 有好处。 理论上讲，电源平面和地平面对于交流信号是等效的。但实际上，地平面具有比电源平面更好的交流阻抗，信号优选地平面作为回流平面。但是由于层叠厚度因素的影响，例如信号和电源层间介质厚度小于与地之间的介质厚度，二种层叠中跨分割的信号同样在电源分隔处存在信号回流不完整的问题。

　　94、当信号跨电源分割时，是否表示对该信号而言，该电源平面的交流阻抗大?此时，如果该信号层还有地平面与其相邻，即使信号和电源层间介质厚度小于与地之间的介质厚度，信号是否也会选择地平面作为回流路径?

　　没错，这种说法是对的，根据阻抗计算公式，Z=squa(L/C), 在分隔处，C 变小，Z 增大。当然此处，信号还与地层相邻，C 比较大，Z 较小，信号优先从完整的地平面上回流。但是，不可避免会在分隔处产生阻抗不连续。

　　95、在使用 protel 99se 软件设计，处理器的是 89C51,晶振 12MHZ 系统中还有一个 40KHZ的超声波信号和 800hz 的音频信号，此时如何设计 PCB 才能提供高抗干扰能力?对于 89C51等单片机而言,多大的信号的时候能够影响 89C51 的正常工作?除了拉大两者之间的距离之外,还有没有其他的技巧来提高系统抗干扰的能力?

　　PCB 设计提供高抗干扰能力，当然需要尽量降低干扰源信号的信号变化沿速率，具体多高频率的信号，要看干扰信号是那种电平，PCB 布线多长。除了拉开间距外，通过匹配或拓扑解决干扰信号的反射，过冲等问题，也可以有效降低信号干扰。

　　96、请问焊盘对高速信号有什么影响?

　　一个很好的问题。焊盘对高速信号有的影响，它的影响类似器件的封装对器件的影响上。详细的分析，信号从 IC 内出来以后，经过绑定线，管脚，封装外壳，焊盘，焊锡到达传输线，这个过程中的所有关节都会影响信号的质量。但是实际分析时，很 难 给 出 焊盘、焊锡加上管脚的具体参数。所 以一般就用 IBIS模型中的封装的参数将他们都概括了，当然这样的分析在较低的频率上分析是可以接收的，对于更高频率信号更高精度仿真，就不够精确了。现在的一个趋势是用 IBIS 的 V-I、V-T 曲线描述 buffer 特性，用SPICE 模型描述封装参数。当然，在 IC 设计当中，也有信号完整性问题，在封装选择和管脚分配上也考虑了这些因素对信号质量的影响。

　　97、自动浮铜后，浮铜会根据板子上面器件的位置和走线布局来填充空白处，但这样就会形成很多的小于等于 90 度的尖角和毛刺(比如一个多脚芯片各个管脚之间会有很多相对的尖角浮铜)，在高压测试时候会放电，无法通过高压测试，不知除了自动浮铜后通过人工一点一点修正去除这些尖角和毛刺外有没有其他的好办法。

　　自动浮铜中出现的尖角浮铜问题，的确是各很麻烦的问题，除了有你提到的放电问题外，在加工中也会由于酸滴积聚问题，造成加工的问题。从 2000 年起，mentor 在 WG 和 EN 当中，都支持动态铜箔边缘修复功能，还支持动态覆铜，可以自动解决你所提到的问题。

　　98、请问在 PCB 布线中电源的分布和布线是否也需要象接地一样注意。若不注意会带来什么样的问题?会增加干扰么?

　　电源若作为平面层处理，其方式应该类似于地层的处理，当然，为了降低电源的共模辐射，建议内缩 20 倍的电源层距地层的高度。如果布线，建议走树状结构，注意避免电源环路问题。电源闭环会引起较大的共模辐射。

　　99、地址线是否应该采用星形布线?若采用星形布线，则 Vtt 的终端电阻可不可以放在星形的连接点处或者放在星形的一个分支的末端?

　　地址线是否要采用星型布线，取决于终端之间的时延要求是否满足系统的建立、保持时间，另外还要考虑到布线的难度。星型拓扑的原因是确保每个分支的时延和反射一致，所以星型连接中使用终端并联匹配，一般会在所有终端都添加匹配，只在一个分支添加匹配，不可能满足这样的要求。

　　100、如果希望尽量减少板面积，而打算像内存条那样正反贴，可以吗?

　　正反贴的 PCB 设计，只要你的焊接加工没问题，当然可以。

　　101、如果只是在主板上贴有四片 DDRmemory，要求时钟能达到 150Mhz，在布线方面有什么具体要求?

　　150Mhz 的时钟布线，要求尽量减小传输线长度，降低传输线对信号的影响。如果还不能满足要求，仿真一下，看看匹配、拓扑、阻抗控制等策略是有效。

　　102、在 PCB 板上线宽及过孔的大小与所通过的电流大小的关系是怎样的?

　　一般的 PCB 的铜箔厚度为 1 盎司，约 1.4mil 的话，大致 1mil 线宽允许的大电流为 1A。过孔比较复杂，除了与过孔焊盘大小有关外，还与加工过程中电镀后孔壁沉铜厚度有关。