基于高速FPGA的PCB设计技术 - PCB制造相关

如果高速PCB设计可以像连接原理图节点一样简单，并且像在计算机显示器上看起来一样漂亮，那将是多么美妙的事情。但是，除非设计师是PCB设计的新手，或者运气非常好，否则实际的PCB设计通常并不像他们从事的电路设计那么容易。作为PCB打样行业的黑马，深圳市杰多邦科技有限公司，有限公司一直走在PCB打样行业的最前沿。在谈到这样的问题时，JDBO 的高级工程师表示，PCB 设计人员在设计最终能够正常工作并有人可以确认性能之前面临许多新的挑战。这正是高速 PCB 设计的当前状态——设计规则和设计指南在不断发展，如果幸运的话，它们会带来成功的解决方案。

绝大多数PCB都是原理图设计人员，他们精通PCB元器件的工作原理和交互以及构成电路板输入输出的各种数据传输标准。专业布局设计师之间就原理图布线转换为印刷电路铜时发生的情况进行合作的结果。通常，原理图设计师要对最终电路板的成败负责。但是，原理图设计人员对良好的布局技术了解得越多，就越有机会避免重大问题。

如果设计包含高密度的 FPGA，在设计良好的原理图之前可能会面临许多挑战。包括数百个输入和输出端口数、超过 500MHz 的工作频率（在某些设计中可能更高）以及小至半毫米的焊球间距等相互影响。

并发开关噪声

一个挑战可能是所谓的并发切换噪声 (SSN) 或并发切换输出 (SSO)。大量高频数据流将产生诸如数据线上的振铃和串扰等问题，以及影响整体电路板性能的电源和接地平面上的地弹和电源噪声。

为了解决高速数据线上的振铃和串扰，采用差分信号代替。不。是一个很好的步骤。由于差分对上的一根导线是灌电流端子，另一根是源电流，因此基本上消除了感应的影响。使用差分对传输数据时，有助于减少返回路径中感应电流的“反弹”噪声，因为电流保持在本地。对于高达数百 MHz 甚至数 GHz 的无线电频率，信号理论表明，当阻抗匹配时，可以提供大信号功率。当传输线匹配不好时，会出现反射，只有一部分信号会从发送端传输到接收端，而其他部分会在发送端和接收端之间来回反弹。差分信号在 PCB 上实现的好坏将在阻抗匹配（除其他外）中发挥重要作用。

差分走线设计

差分走线设计基于阻抗控制PCB的原理。它的模型有点像同轴电缆。在受控阻抗 PCB 上，金属平面层可以充当屏蔽层，绝缘体是 FR4 层压板，导体是信号走线。 FR4的平均介电常数在4.2到4.5之间。由于没有意识到制造错误，可能会导致铜线的过度蚀刻，最终导致阻抗错误。计算 PCB 走线阻抗的准确方法是使用现场分析程序（通常是 2D，有时是 3D），这需要使用有限元直接求解整个 PCB 批次的 Maxwell 方程。该软件可以根据走线间距、走线宽度、走线厚度和绝缘高度分析 EMI 影响。

100Ω的特性阻抗已成为差分电缆的行业标准值。一条100Ω的差分线可以用两条等长的50Ω单端线组成。由于两条走线彼此靠近，走线之间的场耦合会降低走线的差模阻抗。为了保持 100Ω 的阻抗，必须稍微减小走线的宽度。因此，100Ω 差分对中每条线的共模阻抗将略高于 50Ω。

理论上，走线的尺寸和使用的材料决定了阻抗，但过孔、连接器甚至器件焊盘都会在信号路径中引入阻抗不连续性。没有这些东西通常是不可能的。有时，为了更合理的布局布线，需要增加PCB的层数，或添加埋孔等功能。埋孔只连接PCB的某些层，但在解决传输线问题的同时，也增加了制板成本。但有时根本没有选择。随着信号速度越来越快，空间越来越小，埋孔等额外需求开始增加，这些应该是 PCB 解决方案成本的一个因素。

使用带状线布线时，信号被 FR-4 材料夹在中间。在微带线中，导体暴露在空气中。由于空气的介电常数较低（Er = 1），顶层适合放置一些关键信号，例如时钟信号或高频串行解串器（SERDES）信号。微带布线应耦合到通过吸收一些电磁场线来减少电磁干扰 (EMI) 的底层接地层。在带状线中，所有电磁场线都耦合到上方和下方的参考平面，这大大降低了 EMI。如果可能，应避免使用宽边耦合设计带状线。这种结构容易受到参考平面中耦合的差分噪声的影响。还需要PCB的平衡制造，这很难控制。一般来说，控制同一层的行间距是比较容易的。

去耦和旁路电容器

确定PCB的实际性能是否符合预期的另一个重要方面需要通过添加去耦和旁路电容来控制。添加去耦电容有助于降低 PCB 电源层和接地层之间的电感，并有助于控制整个 PCB 中信号和 IC 的阻抗。旁路电容器有助于为 FPGA 提供干净的电源（提供充电库）。传统的规则是去耦电容应该放在方便PCB布线的任何地方，FPGA电源管脚的数量决定了去耦电容的数量。然而，FPGA 的超高开关速度完全打破了这种刻板印象。

在典型的 FPGA 板设计中，靠近电源的电容器为负载中的电流变化提供频率补偿。要提供低频滤波并防止电源电压下降，请使用大去耦电容。电压降由于当设计电路启动时，稳压器的响应会有所延迟。这种大电容通常是低频响应较好的电解电容，频率响应范围从直流到几百kHz。

每次 FPGA 输出变化都需要对信号线进行充电和放电，这需要能量。旁路电容器的功能是在很宽的频率范围内提供本地能量存储。此外，需要具有小串联电感的小电容器来为高频瞬变提供高速电流。高频电容能量消耗后，响应慢的大电容继续提供电流。

电源总线上的大量电流瞬变增加了 FPGA 设计的复杂性。这种电流瞬变通常与 SSO/SSN 相关。插入电感非常低的电容器将提供局部高频能量，可用于消除电源总线上的开关电流噪声。该去耦电容可防止高频电流进入器件电源，必须非常靠近 FPGA（小于 1cm）。有时，许多小型电容器并联在一起，作为设备的本地能量存储，并快速响应不断变化的电流需求。

一般来说，去耦电容走线应该绝对短，包括过孔中的垂直距离。即使添加少量也会增加导线的电感，降低去耦效果。

其他技术

随着信号速度的提高，跨电路板轻松传输数据变得越来越困难。可以利用其他几种技术来进一步提高 PCB 的性能。

第一个也是显而易见的方法是简单的设备布局。为关键连接设计短而直接的路径是常识，但不要低估这一点。当简单的策略可以得到好的结果时，为什么还要费心调整板上的信号呢？

一个几乎同样简单的方法是考虑信号线的宽度。当数据速率高达622MHz甚至更高时，信令的趋肤效应越来越突出。当距离较长时，PCB上很细的走线（如4密耳或5密耳）会对信号形成很大的衰减，就像没有设计衰减的低通滤波器一样，它的衰减随着增大而变化频率。背板越长，频率越高，信号线也应该越宽。对于长于 20 英寸的背板走线，走线宽度应为 10 或 12 mil。

通常，板上的关键信号是时钟信号。当时钟线太长或设计不佳时，它们会放大抖动和向下游倾斜，尤其是在速度增加时。应避免多层传输时钟，时钟线上不应有过孔，因为过孔会增加阻抗变化和反射。如果必须使用内层来路由时钟，则上层和下层应使用接地层来减少延迟。使用 FPGA PLL 进行设计时，电源层上的噪声会增加 PLL 抖动。如果这很关键，可以为 PLL 创建一个“电源岛”，它可以用于在金属平面上使用更厚的蚀刻来隔离 PLL 模拟和数字电源。

对于超过 2Gbps 的信号，必须考虑更昂贵的解决方案。在如此高的频率下，背板和过孔设计的厚度会对信号完整性产生重大影响。适用于不超过 0.200 英寸的背衬厚度。当PCB上有高速信号时，层数应尽量少，以限制过孔的数量。在厚板中，连接信号层的过孔较长，会在信号路径上形成传输线分支。使用埋孔可以解决这个问题，但制造成本较高。另一种选择是使用低损耗介电材料，例如 Rogers 4350、GETEK 或 ARLON。这些材料的成本几乎是 FR4 材料的两倍，但有时这是唯一的选择。

FPGA 还有其他设计技术可以提供一些 I/O 位置选择。在关键的高速 SERDES 设计中，可以通过保留（但不使用）相邻的 I/O 引脚来隔离 SERDES I/O。例如，可以针对 SERDES Rx 和 Tx 3x3 或 5x5 BGA 焊球区域保留 VCCRX# 和 VCCTX# 以及焊球位置。或者如果可能，让整个 I/O 组靠近 SERDES。如果设计中没有 I/O 约束，这些技术可以在不增加成本的情况下提供好处。

之后，参考FPGA厂商提供的参考板也是一个不错的方法。大多数制造商提供参考板的源布局信息，但由于专有信息问题可能需要特殊要求。这些板通常包含标准高速 I/O 接口，FPGA 制造商需要这些接口来表征和验证他们的设备。但是请记住，这些电路板通常是为多种用途而设计的，不一定符合特定的设计需求。尽管如此，它们可以用作创建解决方案的起点。

本文摘要

当然，本文只涉及一些基本概念。此处涵盖的任何主题都可以在整本书中进行讨论。关键是在投入大量时间和精力进行PCB布局设计之前弄清楚目标是什么。布局完成后，重新设计可能会花费大量时间和金钱，即使对走线宽度进行轻微调整也是如此。您不能依赖 PCB 布局工程师来做出满足实际需求的设计。原理图设计人员随时提供指导，做出明智的选择，并对解决方案的成功负责。