高速PCB设计信号完整性中串扰的讨论

　　

　　当前，日渐精细的半导体工艺使得晶体管尺寸越来越小，因而器件的信号跳变沿也就越来越快，从而导致高速数字电路系统设计领域信号完整性问题以及电磁兼容性方面的问题日趋严重。信号完整性问题主要包括传输线效应，如反射、时延、振铃、信号的过冲与下冲以及信号之间的串扰等，其中信号串扰为复杂，涉及因素多、计算复杂而难以控制。所以今天的电子产品设计迫切需要区别于传统设计环境、设计流程和设计方法的全新思路、流程、方法和技术。

　　

　　EDA技术已经研发出一整套高速PCB和电路板级系统的设计分析工具和方法学，这些技术涵盖高速电路设计分析的方方面面：静态时序分析、信号完整性分析、EMI/EMC设计、地弹反射分析、功率分析以及高速布线器。同时还包括信号完整性验证和Sign-Off，设计空间探测、互联规划、电气规则约束的互联综合，以及专家系统等技术方法的提出也为高效率更好地解决信号完整性问题提供了可能。

　　

　　串扰控制的信号完整性设计

　　

　　高速PCB设计规则通常分两种：物理规则和电气规则。所谓物理规则是指设计工程师指定基于物理尺寸的某些设计规则，比如线宽为4Mil，线与线之间的间距为4Mil，平行走线长度为4Mil等。而电气规则是指有关电特性或者电性能方面的设计规则，如布线延时控制在1ns到2ns之间，某一个PCB线上的串扰总量小于70mV等等。

　　

　　定义清楚了物理规则和电气规则就可以进一步探讨高速布线器。目前市场上基于物理规则(物理规则驱动)的高速布线器有AutoActive RE布线器、CCT布线器、BlazeRouter布线器和Router Editor布线器，实际上这些布线器都是物理规则驱动的自动布线器，也就是说这些布线器只能够自动满足设计工程师指定的物理尺寸方面的要求，而并不能够直接受高速电气规则所驱动。

　　

　　电气规则直接驱动的高速布线器对于确保高速设计信号完整性来说非常重要，设计工程师总是先得到电气规则而且设计规范也是电气规则，换句话说我们的设计终必须满足的是电气规则而不是物理规则，终的物理设计实现满足设计的电气规则要求才是本质的。物理规则仅仅是元器件厂商或者是设计工程师自己对电气规则作的一种转换，我们总是期望这种转换是对等的，是一一对应的。而实际情况并非如此。

　　

　　以采用LVDS芯片来完成高速率(高达777.76Mbps)、长距离(长达100M)的数据传输为例，由于LVDS技术的信号摆幅是350mV，那么通常的设计规范总是要求信号线上总的串扰值应该小于等于信号摆幅的20%，也就是串扰的总量大为350mV×20%=70mV，这就是电气规则，其中20%的百分比取决于LVDS的噪声容限。

　　

　　对于IS_Synthesizer来说，设计工程师只要指定该LVDS信号线上的串扰值大小，布线时就能够自动调整和细化来确保满足电性能方面的要求，在布线过程中会自动考虑周围所有信号线对该LVDS信号的影响。而对基于物理规则驱动的布线器来说，首先需要进行一些假想的分析和考虑，设计工程师总是认为信号之间的串扰仅仅取决于平行信号之间并行走线的长度，所以可以在高速电路设计的前端环境中做一些假想的分析，比如可以假定并行走线的长度是2.5mil，然后分析它们之间的串扰，这个值可能并不是70mV，但是可以根据得到的结论来进一步调整并行走线的长度，假如恰好当并行走线的长度是某一个确定的值如7mil时信号之间的串扰值基本上就是70mV，那么设计工程师就认为只要保证差分线对并行走线的长度控制在7mil范围以内就能够满足这样的电气特性要求(信号串扰值控制在70mV以内)，于是在实际的物理PCB布局布线时设计工程师就得到了这样一个高速PCB设计的物理规则，常规的高速布线器都可以确保满足这种物理尺寸方面的要求。